Blogs about: Verilog
酷網誌
Xilinx 8.x + ModelSim 6.x ...小小筆記
@設定Xilinx的Intergate Tool Edit – Preference，找modelsim執行檔的位置 先寫個檔案 dynamicHazard.v： module hazard_dynamic(w,x,y,z,f); input w,x,y,z; output f; //internal declaration wire a,b,c,d,e; //logic circui… 更多 →
All About My Life
Xilinx 8.x + ModelSim 6.x ...小小筆記
Andrew Chang wrote 3 years ago: @設定Xilinx的Intergate Tool Edit – Preference，找modelsim執行檔的位置 先寫個檔案 dynamicHazard.v： module hazar … more →
verilog 學習筆記
Andrew Chang wrote 3 years ago: 這學期修了林銘波老師的FPGA使用verilog 本來淵仔要跟我一起修….後來全實驗室只剩我一個人修這門課恩…既來之則安之就乖乖的當個初學者吧 … more →
